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Responsabilidades clave:
Ingeniero altamente motivado y dinámico, con capacidad para adaptarse rápidamente a las nuevas tecnologías.
Conocimiento de nodos de proceso CMOS avanzados y flujos de diseño de SoC.
Experiencia con herramientas para la entrada de esquemas, simulación, modelos SPICE y efectos de producción de circuitos integrados.
Dominio de UNIX/Linux e inglés fluido.
Máster en Ingeniería Eléctrica o titulación equivalente en Electrónica, Informática o Ingeniería Eléctrica. 

Responsabilidades clave: 

Experiencia con herramientas de diseño analógico de última generación.
Experiencia con diferentes tecnologías de implementación.
Comprensión de los nodos de proceso CMOS avanzados y los flujos de diseño de SoC.
Experiencia con herramientas para diseño físico, entrada de esquemas y verificación física.
Dominio de UNIX/Linux e inglés fluido.
Máster en Ingeniería Eléctrica o titulación equivalente en Electrónica, Informática o Ingeniería Eléctrica. 

Responsabilidades clave: 

Verificación propia de IPs y SoCs en entornos de prototipado y diseño de SoCs.
Establecimiento de parámetros de referencia funcionales y de rendimiento.
Liderazgo en la definición, ejecución y mejora continua de una metodología de verificación de diseño (DV) robusta y un flujo de herramientas en diferentes plataformas de verificación.
Verificación de diseño (DV) de IPs y SoCs, desde el nivel RTL hasta la emulación, lo que resulta en IPs/SoCs completamente funcionales y de alto rendimiento.
Experiencia práctica en el uso de una metodología de verificación estándar de la industria (UVM/VMM).
Experiencia práctica con Verilog/System Verilog o VHDL. 

Responsabilidades clave: 

Responsable de todos los aspectos del diseño físico a nivel de chip completo o de bloque en nodos de tecnología extremadamente avanzados (10 nm y menores).
Experiencia profunda en planificación de distribución física, particionamiento/asignación de recursos, distribución de la red de alimentación, planificación y análisis del árbol de reloj, reordenamiento de escaneo, colocación, síntesis de reloj, enrutamiento y optimización.
Gestión de todas las actividades relevantes relacionadas con el análisis de temporización (desde el cierre hasta la validación final, incluyendo SI/ruido) y tareas de ECO (tanto funcionales como de temporización).
A cargo de todas las tareas de validación/cualificación: verificación formal, EM/IR, DRC, LVS, análisis de antena, análisis y corrección de ERC.
Participación en el desarrollo e implementación de la solución integral de bajo consumo.
Desarrollo y mejora de scripts relacionados con la temporización para el análisis de sesgo de reloj, análisis de rutas críticas, diversas interfaces de E/S, particionamiento/asignación de recursos de restricciones (desde el nivel superior hasta el nivel de bloque).
Completar múltiples ciclos de diseño de alta complejidad con mínima supervisión. 

Responsabilidades clave: 

El nivel de transferencia de registros (RTL) abarca un amplio espectro de complejidad creciente que requiere una profunda comprensión de diseños y tecnologías de vanguardia, métodos y el desarrollo de flujos y herramientas según sea necesario para apoyar el proceso de diseño.
Realizar estudios de viabilidad para definir la arquitectura del sistema, los requisitos y las interfaces externas.
Desarrollar la microarquitectura y el diseño lógico en colaboración con los responsables funcionales para llevar el diseño desde la arquitectura hasta la fabricación del chip.
Realizar la codificación RTL, verificaciones Lint, pruebas CDC y crear archivos de restricciones de temporización.
Trabajar en estrecha colaboración con los equipos de síntesis, STA, PD y DFT para cumplir con todos los requisitos funcionales, de rendimiento, consumo de energía y área.
Desarrollar flujos y herramientas según sea necesario para apoyar las actividades de diseño.